Elsys Design
STAGE : Vérification SoC/FPGA - SV/UVM vs. VUnit
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... VHDL/Verilog/SystemVerilog/Python, connaissance des ASIC/FPGA, esprit de synthèse, autonomie et rigueur. Vous rédigez aisément en anglais (documentation technique et manuel utilisateur). Ce stage conventionné est rémunéré. La mission peut être réalisée dans le cadre d’une année de césure ou d’un stage de fin d’études Avantages Salariaux - Titre restaurant ...
Cesson-Sévigné, France